[Verilog를 이용한 RTL 설계강의 개설

차세대반도체설계 공유혁신대학 서울대컨소시엄대학 학생 특별할인 예정(50%할인)교육비(3일):150,000/1인
(서울대학교/중앙대학교/숭실대학교/포항공대/강원대학교/대구대학교/조선이공대학교)

동계방학을 이용하여 많은 학생들(학부/대학원)의 부족한 Verilog 실습과 RTL 설계방법론의
부족한 기술을 위하여 교육과정을 개설합니다.

VERILOG 언어는 기본적으로 시스템반도체와 AI 반도체설계의 기본이 되는 만큼 가능한
설계기법을 익히는 것이 미래를 위한 준비로 중요하다고 생각합니다.

CADENCE의 Xcelium solution으로 교육은 진행하며, 학부 및 대학원생, 대학원 신입생들은  많은 참석을 바랍니다.
또한 산업체 연구원들의 기초실습과 응용실습을 위하여 필요한 만큼 과정 참여 바랍니다.