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교육센터 정보
교육과정
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강좌명

Cadence Full-Custom IC Designer실무과정 [12.27] 기초

교육기간 2021 년 12 월 27 일 ~ 2022 년 01 월 07 일 (10 일간)
교육장소 서울시 금천구 디지털로121 에이스가산타워 203 & 204호
교육시간 10:00 ~ 17:00
강사 이병진 박사
수강료 산업체: 500,000 원 학생: 500,000 원 대학원생: 500,000 원
결제은행 계좌번호 [ IBK기업은행 664-016959-01-010 (예금주 : 나인플러스아카데미 )] 혹은 카드결제
문의사항 문의 연락처 : 02-6123-3348 / 02-6123-3346
교육담당:박지훈 대리 [tomas@npit.co.kr]
기술교육문의: 황준범 AE [jbhwang@npit.co.kr]
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강좌소개
강좌명 Cadence Full-Custom IC Designer실무과정 [12.27] 기초
강좌소개

Cadence의 한국 채널 파트너(Cadence Channel Partner/CCP)인 나인플러스아이티()의 부설기술교육 센터에서 개설한 강좌입니다.

반도체 설계 인력 양성과 Fabless의 설계 연구원들을 위한 실무 능력 향상을 위하여 Cadence의 Virtuoso Schematic, Layout, Spectre와 PVS(LVS & DRC) 등을 사용하여 Full-Custom IC 설계의 전 과정을 습득할 수 있는 실무 수료 과정입니다.

 

① Custom IC 설계의 전 과정을 Cadence 반도체설계 Software로 실습

② 중소기업 재직자 및 대학원생의 실무능력 향상 교육과정

③ Term Project 실습을 통한 전공 자신감 및 핵심 능력 향상

 

[교육 평가]

교육 성적은 출석 및 각 과정별 프로젝트 발표 기준

출석률 90% 이상을 확보아여야 수료로 인정 및 수료증명서 수여

 

[안내]

º 접수 일정 : 서울시립대학교 재학생만 수강 가능

º 과정 수료시 Cadence 인증 Certificate 발급됩니다.

º  교육은 Cadence Tool운용 환경을 위한 Unix실무과정이 포함됩니다.

º  교육은 2개의 강의실에서 현장 중계  조교 지원 실습으로 운영됩니다.

 


1. 부득이 폐강하는 경우 교육 시작일 기준 일주일 전 안내 드립니다. 

2. 카드결제는 현장(학원)에서만 가능합니다. 

3. 계좌이체 결제는 모집 마감일 안으로 진행해주시기 바랍니다. 

  *만약 업체의 결제 일자가 지정되어 모집 마감일 이내로 결제가 어려운 경우, 계산서 발급 후 입금 날짜를 알려주시기 바랍니다. 

4. 계산서 발급을 위해서는 아래 정보 확인하여 발송 부탁드립니다.

  1)사업자등록증 사본 1부 

  2)계산서 수취인 성함/이메일주소/전화번호 

  3)계산서 발급 날짜 

  4)입금 일자 

  5)발송 : hing8639@naver.com / 황인하 실장

 

 

*참고

1. 교육장소를 미리 확인해 두시기 바랍니다.

  (가산디지털단지 7호선 5번출구 에서 직전/ 1층 우리은행 / LG전자 못 가서 입니다.)

2. 교육장은 9시 30분 open 합니다. 

 

나인플러스 아카데미는 교육장 청결 유지 및 방역 수칙을 준수하여, 수강생들이 강의에 집중할 수 있도록 최선을 다 하고 있습니다.

수강생 여러분께서는 교육 수강 전 발열 체크, QR체크인 혹은 명부 작성 해주시기 바라며, 교육 중에도 개인 방역 수칙을 준수하여 주시기 바랍니다.  

감사합니다.

교육목표

■ 교육 목표

① Cadence Tool을 이용하여 CMOS 집적회로를 설계한다.

② 우수 전문 인력 양성을 통한 반도체설계 기업의 실무인력양성

③ CMOS Device/Manufacturing technology/CMOS Inverter설계와 Layout 설계 전문가 양성

④ 산업체 실무능력을 기반으로 한 대학 실무인증 교육방법과 현장적응 능력 향상을 도모함

 

 교육기간 주요 사용 소프트웨어

① 실무 실습교육 주요 소프트웨어

-Cadence Virtuoso Schematic Editor/Layout Editor

-Cadence Virtuoso Spectre/ADE

-PVS(LVS & DRC) G-PDK

② 실습 응용과제 TERM Project

TOOL 실습교육에서 학습한 내용을 응용 예제과제 수행을 통해 구현 함으로써 실무 능력 배양

③ 개인 Project 수행 및 세미나 발표

Term Project 진행 및 결과발표/우수설계자상 시상함

강의대상

반도체 설계 회사 재직자 및 전자, 전기컴퓨터 관련 학과 대학교 재학생대학원 및 졸업자(취업준비생

*해당 강의는 서울시립대학교와 협약으로 개설된 특강입니다. 서울시립대학교 재학생만 수강 가능합니다. 

진행계획 1 일차 [이론]
• 반도체회로설계입문
MOSFET transistor 이론/CMOS 논리 회로
Stick diagram의 이해와 회로설계
GPDK 90 Design Rule의 이해와 적용
2 일차 [UNIX]
• Cadence에서 자주 사용하는 UNIX Command 교육 - 1
Unix 기본 명령어 실습
파일 사용권한 관리 및 검색 명령 실습
프로세스 관리 및 파일 백업 압축 명령 실습
과정정리 및 실습 Q&A
• Cadence에서 자주 사용하는 VI Editor 교육을 - 2
VI Editor 기초 실습
Vi에서 커서, 화면, 행 이동에 관한 명령 실습
VI에서 편집에 관한 명령 실습
과정정리 및 실습 Q&A
3 일차 [Schematic & Circuit Simulation]
• Cadence Schematic, Spectre Editor 실습
• Full Custom IC Design을 위한 Cadence Schematic Editor 환경설정 및 사용방법 실습
• Cadence Spectre Simulator 환경설정 및 사용방법 (GPDK90을 적용한 CMOS Inverter 설계)
• 새로운 프로젝트 생성 및 계층도면의 이해
• Inverter 회로 설계 작성, Simulation option의 설정, Transient 해석/ Bias Point 해석, DC 해석/ AC 해석, 전압원 및 전류원 사용법, Probe window 사용법
4 일차 [Digital Circuit Simulation]
• Cadence Schematic, Spectre Editor 실습 2
디지털 논리게이트 라이브러리 구성
2NAND, 3NAND, 2NOR, 3NOR Simulation 실습
nMOS와 pMOS의 설계 조건에 대한 이해
• Cadence Schematic, Spectre Editor 실습 3
디지털 논리게이트 라이브러리 구성
Simulation 실습
2☓1 MUX, 4☓1 MUX의 설계 조건에 대한 이해
5 일차 [Layout Editor]
• Virtuoso Layout Editor 설정 및 실습 1
CMOS Inverter Layout & Assura DRC / LVS 검증
• Virtuoso Layout Editor 설정 및 실습 2
디지털 논리게이트 라이브러리 Layout
2NAND, 3NAND, 2NOR, 3NOR Layout 실습
Assura DRC / LVS 검증
6 일차 [Layout Editor]
• Virtuoso Layout Editor 설정 및 실습 1
CMOS Inverter Layout & Assura DRC / LVS 검증
• Virtuoso Layout Editor 설정 및 실습 2
디지털 논리게이트 라이브러리 Layout
2NAND, 3NAND, 2NOR, 3NOR Layout 실습
Assura DRC / LVS 검증
7 일차 [Layout 실습]
• Cadence Schematic, Spectre, Layout Editor 실습 1
Common Source Amplifier의 이해
(large signal, small signal, frequency response)
• Circuit Simulation, Layout/AC simulation
수동소자(R, L, C) layout & PVS: DRC / LVS 검증
8 일차 [Layout 실습]
• Cadence Schematic, Spectre, Layout Editor 실습 2
Differential Amplifier의 이해
(large signal, small signal, CMRR, frequency response)
• Circuit Simulation, Layout/AC simulation
수동소자(R, L, C) layout/ Assura DRC / LVS 검증
9 일차 [Term Project]
• Term project 1
CMOS Transistor level의 Digital circuits
(Pad 설계 및 Output Pin 배치)/Cadence Schematic Editor
• Spectre /Virtuoso Layout Editor /Assura DRC / LVS
10 일차 [Term Project]
• Term project 2~3
CMOS Transistor level의 Digital circuits
(Pad 설계 및 Output Pin 배치)
• Cadence Schematic Editor/Spectre/Virtuoso Layout Editor
• Assura DRC / LVS